地址译码与片选

片选信号（Chip Select, CS）用于在多个存储芯片中选中目标芯片。

电路设计规范与警告 重点

• 读写信号控制: $R/\bar{W}$（或 $WE\#$）读写访问控制线严禁接入 ROM 芯片。ROM 是只读的，无此引脚。若接入则该电路图记为 0 分。
• 译码器标注:
  • 必须标明输入引脚（如 $A_{15},A_{14}$）和输出引脚（如 $C{S}_0\#$）。
  • 低电平有效: 译码器输出端必须画小圆圈表示低电平有效。若不画圆圈直接接片选端，则逻辑错误。
• 控制信号接入: $MREQ\#$（访存允许信号）通常接入译码器的 Enable (G/使能) 端。若 $MREQ\#$ 低电平有效，接入端也需画小圆圈。
• 地址覆盖 (Address Overlap):
  • 若高位地址线（如 $A_{15},A_{14}$）未接入译码电路（悬空或不管），则存在地址覆盖。
  • 判定依据：只要存在“不管”的地址位，就会出现“一物多名”现象。

译码方式

1. 单译码 (字选法):
   • 适用于小容量。一个地址对应一根选通线。
2. 双译码:
   • 将地址分为 X、Y 两个方向（行列地址），只有行列选通线同时有效时才选中记忆单元。大大减少了译码器的输出线数量。 重点

片选控制方案

当 CPU 地址线多于存储芯片地址线时，高位地址的处理方案（三板斧原则）：

1. 线选法 (Linear Selection):

   • 操作: 将多余的高位地址线直接连接到芯片的片选端 (CS)。
   • 缺点:
     • 地址范围不连续（跳跃）: 例如 4 位地址线本可描述 16 种状态，但在位选法中只有 4 种合法有效，其余 12 种状态均非法。 重点
     • 现代计算机由于无法忍受存储空间的不连续，已不再采用此方法。

2. 全译码法 (Fully Decoded):

   • 操作: 存储器提供的所有高位地址线均参与译码，且每根地址线都有明确的电平定义（如不用的高位必须接地或置零）。
   • 优点: 保证了地址的唯一性，空间完全连续，无重叠。 重点

3. 部分译码法 (Partially Decoded):

   • 操作: 仅使用部分高位地址进行译码，忽略（不管）其余的高位地址。
   • 缺点:
     • 地址重叠 (Address Overlap): 产生“一物多名”现象，即一个物理存储单元映射到多个逻辑地址上。 重点
     • 案例: 若高 7 位地址处于“不管”状态，则会产生 $2^7=128$ 个逻辑地址指向同一个物理单元。这种“地址重叠”是部分译码法最显著的弊端。